![综合与时序分析的设计约束：Synopsys设计约束（SDC）实用指南[图书]](http://images.china-pub.com/ebook7335001-7340000/7339555/zcover.jpg)
基本信息
- 原书名：Constraining Designs for Synthesis and Timing Analysis
- 作者： （美）斯里达尔·甘加达兰（Sridhar Gangadharan）
- 译者： 韩德强
- 丛书名： 电子与嵌入式系统设计译丛
- 出版社：机械工业出版社
- ISBN：9787111588948
- 上架时间：2018-1-24
- 出版日期：2018 年2月
- 开本：16开
- 版次：1-1
- 所属分类：工业技术 > 电工技术 > 电路 > 集成电路
内容简介
本书为集成电路时序约束设计的指南，指导读者通过指定的时序要求，充分发挥IC设计的性能。本书内容包括受时序约束的关键环节的设计流程、综合时序分析、静态时序分析和布局布线等。本书首先详细讲解时序要求的概念，然后详细解释如何将其应用于设计流程中的特定阶段，后通过实践介绍在Synopsys约束设计下（SDC）业界领先约束的格式。
目录
译者序
推荐序
前言
致谢一
致谢二
第1章 绪论 1
1.1 ASIC设计流程 1
1.2 FPGA设计流程 4
1.3 ASIC和FPGA设计流程中的时序约束 6
1.4 纳米级设计中的时序约束问题 6
1.5 小结 7
第2章 综合的基础知识 8
2.1 综合的解释 8
2.2 时序约束在综合中的作用 8
2.2.1 优化 9
2.2.2 输入重排序 9
2.2.3 输入缓冲 10
2.2.4 输出缓冲 11
2.3 综合中面临的普遍问题 11
2.3.1 设计划分 11
推荐序
前言
致谢一
致谢二
第1章 绪论 1
1.1 ASIC设计流程 1
1.2 FPGA设计流程 4
1.3 ASIC和FPGA设计流程中的时序约束 6
1.4 纳米级设计中的时序约束问题 6
1.5 小结 7
第2章 综合的基础知识 8
2.1 综合的解释 8
2.2 时序约束在综合中的作用 8
2.2.1 优化 9
2.2.2 输入重排序 9
2.2.3 输入缓冲 10
2.2.4 输出缓冲 11
2.3 综合中面临的普遍问题 11
2.3.1 设计划分 11
译者序
时序在数字系统中占有至关重要的地位，时序约束对数字系统的设计起着显著的作用，定义时序约束是一个相当复杂的过程。
本书作者Sridhar Gangadharan和Sanjay Churiwala在EDA方面有着丰富的实践经验，长期从事时序约束的研究。他们通过大量的实例，详细介绍了时序约束应该“怎么做”。本书以Synopsys公司的SDC为基础，详细介绍了指定时序要求所需要的概念，其中，包括综合、静态时序分析以及布局和布线等受时序约束影响的关键方面。本书是SoC和ASIC设计方面不可多得的一本实践指南。
本书由北京工业大学信息学部计算机学院的部分教师翻译，其中第11～13章和前言等由韩德强翻译，第1、5、14章由张丽艳翻译，第2～4章由王宗侠翻译，第6～8章由杨淇善翻译，第9、10章由邵温翻译，第15～17章由鲁鹏程翻译，全书的审校由韩德强完成。
在本书的翻译过程中得到了机械工业出版社华章公司的缪杰编辑的大力支持，在此表示由衷的感谢！
限于译者水平有限，翻译中难免有错误或不妥之处，真诚希望各位读者指正。
韩德强
2017年10月于北京工业大学
本书作者Sridhar Gangadharan和Sanjay Churiwala在EDA方面有着丰富的实践经验，长期从事时序约束的研究。他们通过大量的实例，详细介绍了时序约束应该“怎么做”。本书以Synopsys公司的SDC为基础，详细介绍了指定时序要求所需要的概念，其中，包括综合、静态时序分析以及布局和布线等受时序约束影响的关键方面。本书是SoC和ASIC设计方面不可多得的一本实践指南。
本书由北京工业大学信息学部计算机学院的部分教师翻译，其中第11～13章和前言等由韩德强翻译，第1、5、14章由张丽艳翻译，第2～4章由王宗侠翻译，第6～8章由杨淇善翻译，第9、10章由邵温翻译，第15～17章由鲁鹏程翻译，全书的审校由韩德强完成。
在本书的翻译过程中得到了机械工业出版社华章公司的缪杰编辑的大力支持，在此表示由衷的感谢！
限于译者水平有限，翻译中难免有错误或不妥之处，真诚希望各位读者指正。
韩德强
2017年10月于北京工业大学
前言
在当今的深亚微米世界中，对于设计人员而言，时序已经成为开发专用集成电路（ASIC）或片上系统（SoC）的重要挑战。设计工程师在设计流程的不同阶段之间进行多次循环迭代，以满足时序要求。时序不仅是芯片的响应时间，还是芯片功能的一个组成部分，可以确保其能够与系统上其他元器件无缝地通信。这就提出了问题，什么是时序？如何指定它？
本书是一本实践指南，有助于读者编写和理解集成电路设计中的时序约束。通过本书读者将学习到如何有效和正确地编写约束，以便实现IC或FPGA设计的期望性能，包括关于约束重用的注意事项。其覆盖范围包括受时序约束影响的设计流程的关键方面，有综合、静态时序分析以及布局布线。本书详细说明了指定时序要求所需要的概念，然后将其应用于设计流程中的特定阶段，所有这些都包含在Synopsys设计约束（SDC）的上下文中，SDC是业界领先的用于指定约束的格式。
我们经常从许多设计工程师那里听到有一些书中介绍了综合和静态时序分析等概念，这些概念涵盖了时序约束，但从来没有详细描述过。根据我们多年在时序特性描述、延迟计算、时序分析以及创建和验证约束等领域的工作，本书介绍了指定时序要求所需的概念。
本书结构
下面是本书的结构安排。
第1～3章介绍时序分析的主题，包括其在设计周期背景下的需求。这些章节中的描述是与供应商、语言和格式无关的。
第4章提供Tcl语言的概述，因为SDC（Synopsys设计约束）是Tcl的扩展。本章还介绍SDC的概念。
可以将前4章看作入门部分。
第5～8章一同构成讨论时钟的部分，介绍如何应用与时钟相关的约束。这些章介绍各种时钟及其关系，以及如何在SDC中指定它们。
第9章和第10章介绍如何对其余的（非时钟）端口应用约束。有了这部分内容，就覆盖了所有的主要端口。
第11～13章介绍对时序异常的需求。这些章介绍如何在SDC中正确地指定异常。
第14章和第15章涉及更专业的话题，这些概念较少论及个别的约束。相反，它们深入了解设计团队是如何管理大量的约束的，因为它们在跨流程时从前端到后端，将完整的设计划分成电路单元，然后再整合各个电路单元。
第16章介绍一些其他的SDC命令，这些命令可能会对时序分析产生影响。
本书还有一些命令没有涵盖。但是，通过本书可以对时序分析和SDC有基本了解，用户可以轻松理解其余的任何命令，包括SDC未来版本中可能出现的任何扩展。
支持SDC的大多数工具通常还允许对SDC进行一些扩展，以便使用特定工具实现更高的准确性或更好的易用性。第17章概述针对Xilinx Vivado扩展的SDC时序约束。
其他资源
SDC是由Synopsys公司发布的开源版本。SDC文档和解析器可从Synopsys网站免费下载。
意见反馈
我们已尽最大努力来提供准确的概念描述。也得到了业内一些专家的帮助，以检查素材的准确性。但是，如果你发现一些描述混乱或有错误的地方，请告知我们。
祝阅读愉快！
本书是一本实践指南，有助于读者编写和理解集成电路设计中的时序约束。通过本书读者将学习到如何有效和正确地编写约束，以便实现IC或FPGA设计的期望性能，包括关于约束重用的注意事项。其覆盖范围包括受时序约束影响的设计流程的关键方面，有综合、静态时序分析以及布局布线。本书详细说明了指定时序要求所需要的概念，然后将其应用于设计流程中的特定阶段，所有这些都包含在Synopsys设计约束（SDC）的上下文中，SDC是业界领先的用于指定约束的格式。
我们经常从许多设计工程师那里听到有一些书中介绍了综合和静态时序分析等概念，这些概念涵盖了时序约束，但从来没有详细描述过。根据我们多年在时序特性描述、延迟计算、时序分析以及创建和验证约束等领域的工作，本书介绍了指定时序要求所需的概念。
本书结构
下面是本书的结构安排。
第1～3章介绍时序分析的主题，包括其在设计周期背景下的需求。这些章节中的描述是与供应商、语言和格式无关的。
第4章提供Tcl语言的概述，因为SDC（Synopsys设计约束）是Tcl的扩展。本章还介绍SDC的概念。
可以将前4章看作入门部分。
第5～8章一同构成讨论时钟的部分，介绍如何应用与时钟相关的约束。这些章介绍各种时钟及其关系，以及如何在SDC中指定它们。
第9章和第10章介绍如何对其余的（非时钟）端口应用约束。有了这部分内容，就覆盖了所有的主要端口。
第11～13章介绍对时序异常的需求。这些章介绍如何在SDC中正确地指定异常。
第14章和第15章涉及更专业的话题，这些概念较少论及个别的约束。相反，它们深入了解设计团队是如何管理大量的约束的，因为它们在跨流程时从前端到后端，将完整的设计划分成电路单元，然后再整合各个电路单元。
第16章介绍一些其他的SDC命令，这些命令可能会对时序分析产生影响。
本书还有一些命令没有涵盖。但是，通过本书可以对时序分析和SDC有基本了解，用户可以轻松理解其余的任何命令，包括SDC未来版本中可能出现的任何扩展。
支持SDC的大多数工具通常还允许对SDC进行一些扩展，以便使用特定工具实现更高的准确性或更好的易用性。第17章概述针对Xilinx Vivado扩展的SDC时序约束。
其他资源
SDC是由Synopsys公司发布的开源版本。SDC文档和解析器可从Synopsys网站免费下载。
意见反馈
我们已尽最大努力来提供准确的概念描述。也得到了业内一些专家的帮助，以检查素材的准确性。但是，如果你发现一些描述混乱或有错误的地方，请告知我们。
祝阅读愉快！
序言
有人说“时序就是一切”。如果你正在展示业务，确实如此，如果你正在设计片上系统（system-on-chip，SoC），同样如此。SoC是推动手持式消费电子产品革命的中坚力量，它们使智能手机和平板电脑成为可能。正确定义和管理SoC的时序约束是至关重要的任务，这些工作完成的如何将影响芯片设计的成功。
SoC通常是来自多个供应商的许多复杂基本电路单元的集合。设计人员的工作就是将所有这些电路单元组合在一起，实现芯片在功率、性能和成本上相互竞争的目标。所有这一切都发生在整个团队受到巨大进度压力的条件下。事实上，如此多的SoC器件第一次能够运行，就是一个奇迹。与SoC设计有关的许多挑战和许多重要的技术有助于使之成为可能。
在本书中，两位作者对时序约束进行了深入的研究，并且讨论了时序约束对SoC设计项目成功的显著影响。同时本书为ASIC和FPGA设计范例提供了很多实例。从表面上看，定义时序约束似乎是一个简单的过程。事实上，这是一个复杂的过程，在这里面有许多重要的细微差别和相互关系。作者做了一件很有意义的事，解释了许多相关实例的过程，并详细解释了“怎么做”。
随着设计的复杂性日益增加，为了提高设计效率和管理风险而进行了大量的工作。时序约束对二者的影响尚未完全展现。管理不善或不正确的约束可能对设计工作产生明显的负面影响，并可能导致芯片设计失败。这种情况发生的概率随着新技术节点而增加。我认为时序约束正在成为设计挑战的主要方面，我祝贺他们为这一重要主题开发了一个如此完整的指南。我也希望读者觉得这本书很有用。
Ajoy Bose博士
Atrenta公司董事长、总裁兼首席执行官
美国加利福尼亚州圣何塞
SoC通常是来自多个供应商的许多复杂基本电路单元的集合。设计人员的工作就是将所有这些电路单元组合在一起，实现芯片在功率、性能和成本上相互竞争的目标。所有这一切都发生在整个团队受到巨大进度压力的条件下。事实上，如此多的SoC器件第一次能够运行，就是一个奇迹。与SoC设计有关的许多挑战和许多重要的技术有助于使之成为可能。
在本书中，两位作者对时序约束进行了深入的研究，并且讨论了时序约束对SoC设计项目成功的显著影响。同时本书为ASIC和FPGA设计范例提供了很多实例。从表面上看，定义时序约束似乎是一个简单的过程。事实上，这是一个复杂的过程，在这里面有许多重要的细微差别和相互关系。作者做了一件很有意义的事，解释了许多相关实例的过程，并详细解释了“怎么做”。
随着设计的复杂性日益增加，为了提高设计效率和管理风险而进行了大量的工作。时序约束对二者的影响尚未完全展现。管理不善或不正确的约束可能对设计工作产生明显的负面影响，并可能导致芯片设计失败。这种情况发生的概率随着新技术节点而增加。我认为时序约束正在成为设计挑战的主要方面，我祝贺他们为这一重要主题开发了一个如此完整的指南。我也希望读者觉得这本书很有用。
Ajoy Bose博士
Atrenta公司董事长、总裁兼首席执行官
美国加利福尼亚州圣何塞
